– UDEC

Le projet UDEC vise la définition et le développement d'un modèle d'architecture de décodeur de canal qui soit efficace, à haute performance et universel et destiné aux systèmes de communications numériques émergeants et futurs. Ces derniers spécifient une grande variété d'options de codage de canal, ce qui résulte en un besoin croissant pour des solutions matérielles flexibles. Néanmoins, des solutions optimales en termes de performance, de consommation d'énergie et de surface sont encore à inventer et ne doivent pas être négligées au profit de la flexibilité. Communément, une approche « aveugle » de la flexibilité conduit à des pertes en optimalité. L'originalité du projet UDEC est d'unifier l'approche orientée sur la flexibilité et celle orientée sur l'optimalité. L'objectif principal est de fournir les critères et les briques matérielles de base pour dériver, pour les besoins d'une application spécifique, le meilleur compromis entre une solution hautement flexible et une autre finement optimisée.
D'un point de vue technologique, le décodeur de canal est l'un des composants les plus exigeants en termes de calcul, de communication et de mémoire, donc d'énergie. Un turbo décodeur 3G représentatif de l'état de l'art fonctionnant à 2Mb/s avec 10 itérations doit réaliser plus de 1,2 milliard d'opérations add-compare-select (ACS) par seconde, en plus de la charge due à la manipulation des données et au contrôle. La mémoire occupe plus de 75% de la surface du décodeur. En outre, des échanges itératifs importants et des accès mémoires ont lieu jusqu'à ce que le processus de correction d'erreurs converge. Plusieurs solutions de correction d'erreurs efficaces existent, chacune étant adaptée aux paramètres spécifiques d'une application (taille de la trame, canal de transmission, rapport signal à bruit, bande-passante, etc). Cependant, d'un point de vue d'implantation matérielle, seules des solutions hautement spécialisées sont disponibles, chacune supportant un seul code. Si l'on considère les applications naissantes multi-mode et multi-standard, ainsi que l'intérêt croissant pour la radio logicielle et la radio cognitive, la combinaison de plusieurs techniques de correction d'erreur devient incontournable.
En fait, un fossé existe entre le besoin croissant en flexibilité des unités de traitement de l'information des systèmes modernes de communications numériques et la disponibilité de solutions matérielles flexibles et tout de même efficaces. La principale cause à ce fossé grandissant est la faible efficacité solutions flexibles actuelles en terme de surface occupée et d'énergie consommée ainsi que l'augmentation massive des coûts non-récurrents de conception dans la production de circuits intégrés ASIC (Application Specific Integrated Circuit) avec les nouvelles technologies de semi-conducteur. Le projet UDEC cherche à combler ce fossé dans un domaine crucial des communications numériques: la correction d'erreurs.
L'approche d'UDEC est basée sur des optimisations d'architectures spécifiques à des applications en termes de mémoire, de consommation d'énergie et de flexibilité. Les contributions d'UDEC reposent sur les trois points suivants:
• La conception d'une architecture de décodeur canal innovante et universelle grâce à une analyse fine et exhaustive des algorithmes de décodage canal modernes, des architectures et des besoins des applications
• L'optimisation en termes de mémoire, de consommation d'énergie et d'unité de calcul comme fondements d'UDEC,
• La validation, le test et l'utilisation de l'architecture et des techniques d'UDEC via des implantations sur ces cibles ASIC et FPGA.
La flexibilité et la performance seront obtenues grâce à une architecture multiprocesseur avec des unités de calculs appropriées, un réseau d'interconnexion, une mémoire adaptée et des techniques d'optimisation de la consommation d'énergie. (1) En ce qui concerne les unités de calcul, les architectures ASIP et FPGA seront analysées et comparées. (2) Pour ce qui est des interconnexions, les résultats du projet ANR AFANA (Application-Field-Aware Adaptive Network-on-chip Architecture) seront traités comme une solution possible et seront évalués sous l'angle de leur consommation d'énergie. (3) Des techniques et technologies d'optimisation de la mémoire seront analysées dans le contexte d'un décodeur de canal universel, et des nouveaux schémas de mémoire seront proposés afin de réduire significativement la surcharge de stockage dans les architectures de décodage parallèle. (4) Finalement, des techniques de réduction de la consommation d'énergie seront proposées. En particulier, des technique de changement de tension/fréquence développés dans le projet Medea+ LOMOSA par le LETI seront évaluées pour adapter la consommation d'énergie au besoin de performance du décodeur de canal dans le cadre d'une solution ASIP.
Le consortium évaluera, validera et montrera l'efficacité du modèle d'architecture proposé par une implantation matérielle qui supportera toutes les techniques de codage et paramètres prévus dans le standard WiMax/LTE (codes convolutifs, LDPC et turbo). Les avancées scientifiques et l'architecture en démonstration constitueront ensemble une percée majeure dans la conception des décodeurs de canal. Le décodeur conçu aura d'essentiel et d'original la compatibilité avec de multiples standards de correction d'erreur existants.
Finalement, il faut noter qu'UCDEC contribuera significativement à la préservation de l'avance française dans la conception des systèmes de communications numériques, et en particulier dans la correction d'erreur, que ce soit en termes de technologies ou d'applications.