Résilience aux attaques par injection de fautes – FAIR

Ce projet vise à développer un processeur sécurisé et performant, ainsi que les outils l'accompagnant, pour contrer les attaques par injection de fautes ciblant les systèmes embarqués (cartes à puce, smartphones, etc).

L'objectif est de dépasser les limitations des processeurs "lockstep" et les schémas actuels d'Instruction Set Randomization (ISR), souvent inefficaces en termes de performance et d'énergie.

Dans l'état de l'art, les solutions proposées essayent d'adapter des outils déjà existants (primitives cryptographiques, jeux d'instructions) à ce problème.
Nous revendiquons au contraire la nécessité de développer de nouveaux outils spécifiquement pour ce cas d'usage.

Premièrement, les schémas cryptographiques actuels pour l'ISR souffrent de primitives et de modes à trop forte latence, puisque conçus pour d'autres usages.
Notre premier axe est donc le développement d'une primitive et d'un mode spécifiques pour garantir une intégrité cryptographique à faible latence.
Deuxièmement, la résilience et l'intégrité de la microarchitecture doivent passer à l'échelle de cœurs plus gros. Nous ciblons donc un cœur CVA6.
Enfin, nous devons admettre que modifier le jeu d'instructions permet des gains de sécurité. Pour cela, nous proposons de modifier le jeu d'instructions RISC-V pour enlever la possibilité de sauts indirects vers l'avant, permettant un schéma cryptographique plus simple et la possibilité pour le compilateur de déterminer efficacement et précisément le graphe de flot de contrôle de notre application.