Lord of the RISCs – LOTR

La majorité des plates-formes IoT s'appuient sur des micro-architectures et jeux d'instructions très spécialisés conçus manuellement à l'aide de langages HDL. La conception d'une micro-architecture à ce niveau d'abstraction est très fastidieuse, même pour des pipelines in-order peu profonds.

La possibilité d'inférer automatiquement une micro-architecture à partir d'un modèle comportemental de l'ISA du processeur réduit ces difficultés, car elle accélère la conception du circuit tout en permettant d'explorer un espace de conception. C'est le cas du flot SpecHLS d'IRISA qui est capable de générer automatiquement un modèle HDL de processeur à partir d'un simulateur de jeu d'instructions en C/C++, avec des performances et des résultats en surface comparables à ceux des conceptions manuelles.

De nouveaux défis de conception font cependant surface : en plus des contraintes de performance et d'énergie, les plateformes matérielles IoT doivent désormais également intégrer des garanties de sécurité et de prédictibilité. Mettre en œuvre de telles garanties nécessite une compréhension très fine du comportement temporel de la micro-architecture, mais aussi des modifications souvent subtiles (et ad hoc) du modèle HDL. Assurer ces garanties peut également avoir un impact sur les performances et les coûts. Par conséquent, le choix d'une solution implique souvent un compromis entre ces exigences contradictoires, et les contraintes de temps obligent souvent à opter pour des solutions sous-optimales.

L'objectif du projet LOTR est de proposer un flot de synthèse micro-architectural opérant à partir d'un niveau d'abstraction élevé (modèle de jeu d'instructions), où les propriétés non fonctionnelles sont gérées dans ce flot à travers une analyse spécifique à un domaine (pour la prévisibilité), des transformations (pour la sécurité), et des optimisations (pour la surface et les performances). Le projet se concentrera sur le jeu d'instruction RISC-V.