Electronique douce et parahaptique à base de dispositifs électromécaniques en milieu liquide – zerOuate
Electronique douce et parahaptique à base de dispositifs électromécaniques en milieu liquide
Les performances de calcul des circuits numériques ont été améliorées depuis des décennies par la mise à l’échelle des technologies CMOS et le raffinement des techniques de programmation et de compilation. Actuellement, l’énergie consommée par opération logique atteint une limite d’environ 1000 kBT (˜10-17J@300K), plancher de verre de dissipation d’énergie par opération logique lié à l’implémentation physique des portes logiques qui parait difficilement franchissable.
Les causes fondamentales de cette dissipation plancher
Les causes fondamentales de cette dissipation plancher<br />La dissipation énergétique des circuits numériques a été largement étudiée et elle peut se résumer par trois composantes : 1) les pertes dynamiques, 2) les pertes statiques et 3) la relation énergétique entre signal et bruit.<br />1. Le paradigme actuel pour coder l’information est basé sur la présence ou non de charges électriques sur un nœud capacitif formé par les grilles de transistors et de leurs interconnexions (CEQ ˜ aF). Ce transfert de charges lors du passage d’un niveau logique à un autre (et vis-versa) s’effectue de manière brutale impliquant une dissipation dynamique égale à CEQ × VDC2 où VDC est la valeur de la tension d’alimentation (˜ V) [Fan16].<br />2. Les transistors de type MOSFET utilisés actuellement n’ont pas une pente sous le seuil infinie (˜ 60 mV/décade à 300K) ce qui implique des pertes statiques (IOFF non nulle) proportionnelles au temps de calcul et à la tension d’alimentation [Zhi15].<br />3. La barrière d’énergie entre les deux états logiques binaires est liée directement à la perte dynamique à cause de 1). Pour atteindre une probabilité d’erreur très faible (10-15 à 10-20 dans un processeur classique), la barrière d’énergie doit être portée bien au-delà du niveau de bruit thermique (kB×T), de l’ordre de 100 kBT.<br />Sur la base des performances des technologies CMOS actuelles, il existe un compromis énergétique entre les pertes statiques et dynamiques conduisant à une dissipation plancher d’environ 1000 kBT [Hou15]. Il est à noter que la limite n°3 (100 kBT) est loin d’être atteinte au regard des capacités technologiques existantes.
Comme énoncé précédemment le principe adiabatique permet de délier l’énergie portée par l’état logique et la dissipation thermique que l’on met en jeu pour atteindre cet état, en d’autre terme tendre à une « réversibilité énergétique ». Si les cinétiques de transformations entre états sont parfaitement contrôlées, il sera possible d’énoncer que la dissipation tend vers zéro lorsque que la vitesse de calcul tend vers zéro. Mais une autre limitation plancher est à introduire pour lier la dissipation à la perte d’information : la « réversibilité d’information » [Ger96]. Toutes pertes d’information pendant le calcul imposera nécessairement une perte égale à kBT × ln 2 (dite limite de Landauer [Lan61], avec preuve expérimentale dans [Orl10]). Si l’on veut franchir cette dernière limite, certains s’accordent à penser qu’il faut introduire la logique dite réversible afin qu’il n’y ait pas de perte d’information pendant le calcul [Fra99]. Dans ce projet, nous nous contenterons de démontrer la limite de notre approche en suivant une logique classique (irréversible) qui limitera notre objectif à kBT × ln 2, soit un objectif déjà louable, près de 1000 fois moins que l’existant. La figure 2 résume la consommation par opération logique des circuits existants (basée sur de la technologie CMOS), le gain espéré par la miniaturisation de ces technologies, et les deux limites dures expliquées précédemment (la logique diabatique est la logique « classique » non-adiabatique).
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L’objectif est de proposer des dispositifs compacts et fiables à base de MEMS en milieu liquide pour permettre le fonctionnement d’un principe de calcul très basse consommation en rupture par rapport à l’état de l’art : la logique dite douce et parahaptique (LDP). Ce principe récemment introduit combine une transformation graduelle et réversible du codage de l’information et une manipulation sans contact de l’information par interaction électrostatique. Il permet d’éliminer asymptotiquement les pertes statiques et dynamiques des circuits logiques afin d’envisager une dissipation d’énergie tendant vers zéro lors d’un fonctionnement quasi-statique ; et de s’affranchir des contraintes de contact mécanique dans une implémentation de type MEMS. L’implémentation physique de ce principe reste un défi car il ne peut pas être construit à partir de transistors si l’on souhaite garantir une dissipation d’énergie ultime (<100 kBT). Ce projet vise à étudier, dimensionner, fabriquer et caractériser des dispositifs unitaires répondant aux critères de la LDP et de les assembler pour montrer la faisabilité d’opérations booléennes cascadées à faible empreinte énergétique. En se basant sur des capacités variables micro-fabriquées sur silicium de type gap-closing (modulation de leurs entrefers), avec un déplacement hors du plan de la tranche, un actionnement électrostatique et un fonctionnement en milieu liquide, il est attendu de maitriser la dynamique du déplacement du MEMS sur une large dynamique, d’obtenir des contrastes capacitifs élevés (x10), d’être énergétiquement réversible, de garantir une consommation statique quasi-nulle (<KBT) et d’éliminer les problèmes de contact (fiabilité, adhérence). La fabrication hors du plan de la tranche de Silicum permettra de s’affranchir au 1er ordre des contraintes de lithographie afin d’améliorer la densité de capacité (100 nm d’entrefer), elle-même favorisée par la permittivité élevée du liquide disposé dans l’entrefer (er>10). Les mécanismes d’injection et de conduction, de micro-décharge et de pré-claquage, peu connus à l’échelle sub-micrométrique, feront l’objet d’une étude afin de s’assurer du bon fonctionnement électrostatique des dispositifs. L’assemblage de dispositifs élémentaires sera étudié pour permettre d’offrir les briques de base nécessaires à la future construction d’un processeur complet suivant le principe de la LDP : logiques combinatoires et séquentielles, mémoire volatile ou non, interface avec un environnement classique de calcul. Le prototype final sera constitué d’une dizaine de MEMS, de taille unitaire d’une dizaine de µm2, effectuant une dizaine de millier d’opérations logiques par seconde dissipant chacune moins de 100 kBT et garantissant un nombre d’opération logique supérieure à 1015 sur une plage de température de +/-50 K autour de 300 K. Les applications où la contrainte de consommation énergétique prévaut sur la vitesse d’exécution du calcul (« capteur oublié » par exemple) sont visées dans ZérÔuate. L’expertise acquise pendant ce projet pourra être exploitée pour d’autres types d’application : micro-actionnements, capteurs à base de MEMS, micro-fluidique.
Coordination du projet
Gaël Pillonnet (Laboratoire d'Electronique et de Technologie de l'Information)
L'auteur de ce résumé est le coordinateur du projet, qui est responsable du contenu de ce résumé. L'ANR décline par conséquent toute responsabilité quant à son contenu.
Partenariat
ESYCOM LABORATOIRE ELECTRONIQUE, SYSTÈMES DE COMMUNICATIONS ET MICROSYSTÈMES
G2Elab G2ELab
LAAS-CNRS Laboratoire d'analyse et d'architecture des systèmes du CNRS
LETI Laboratoire d'Electronique et de Technologie de l'Information
Aide de l'ANR 720 511 euros
Début et durée du projet scientifique :
février 2020
- 48 Mois