Décodeur bruit contre bruit – NAND

Les performances obtenues par l’implémentation adéquate d’un code correcteur d’erreur est l’une des clefs du succès pour faire la différence par rapport à la concurrence et faire d’un produit un succès commercial. Le facteur décisif peut être soit la complexité, la faible consommation et, bien sur, les performances du système. Les trois sociétés impliquées dans le projet NAND, STMicroelectronics, Thales et TurboConcept sont déjà présents dans plusieurs marchés qui impliquent des codes correcteurs d’erreurs. Toutes souhaitent augmenter leur compétitivité en étant les premières à introduire des techniques de rupture dans les décodeurs pour les marchés de diffusion de la télévision ou des communications radio point à point.

En parallèle à ces besoins industriels, plusieurs chercheurs ont récemment abordé le problème du comportement d’un décodeur sur une architecture bruitée (ou stochatique). En effet, dans les prochaines générations de circuits intégrés avec des géométries inférieures à 40 nm, chaque porte logique peut transitoirement générer une sortie erronée due aux rayonnements ionisants présents même à basse altitude. La première approche fut d’évaluer, tant par la théorie que par la simulation l’effet des erreurs du matériels sur les performances des décodeurs, puis de tenter d’apporter des corrections par l’ajout de redondance dans le décodeur. Durant ces recherches, un résultat surprenant fut découvert : dans certaines configurations, le bruit du décodeur n’était pas systématiquement un ennemi à combattre, mais pouvait aussi être un allié aidant le décodeur à converger vers la bonne solution. Ainsi, et même si cela peut apparaitre comme un paradoxe, le bruit dans le décodeur itératif peut aider à combattre le bruit du canal !

Dans ce contexte, le projet NAND (Noise Against Noise Decoder) a comme ambition de réunir académiques et industriels autour de la conception de décodeurs hautes performances et faibles complexités utilisant cette technique de rupture pour affiner la compréhension de ce phénomène et augmenter la compétitivité des industriels Français. Le consortium va ainsi étudier d’un point de vue théorique et pratique l’amélioration des performances par l’ajout de bruit pour les décodeurs itératifs (LDPC et Turbo-Code). Des gains de performances très significatifs sont visés, à la fois dans le domaine de la zone de convergence du code (quelques fractions de dB de rapport signal à bruit) et dans la zone du plancher d’erreur (diminution du taux d’erreur binaire de plusieurs décades pour un rapport signal à bruit donné).

Pour mener à bien ce projet, tous les aspects du problème seront traités. D’un point de vue théorique, on s’intéressera aux performances asymptotiques de décodeurs bruités pour améliorer les performances dans la zone de convergence. L’étude de l’amélioration des performances dans la zone du plancher d’erreur demande des outils différents liés à l’identification et l’énumération de structures topologiques particulières bloquant la convergence du décodeur, et les moyens d’inhiber l’effet néfaste de ces structures par l’ajout de bruit. En parallèle, des outils de simulation rapide seront développés sur architecture programmable parallèle pour les besoins du projet. Les architectures de décodeur itératif seront revisitées pour intégrer la génération numérique du bruit et son insertion dans le processus de décodage. Une approche plus prospective sera aussi menée pour la génération de bruit analogique. Un démonstrateur sur carte FPGA sera réalisés (LDPC) pour valider les concepts développés. Enfin, les décodeur NAND seront intégrés dans des outils de simulations pour dériver les performances systèmes d’un récepteur dans des canaux non gaussien propres à chaque domaine d’application des partenaires industriels (canal aéronautique mono-porteuse, modulation à grand nombre d’états, canal à évanouissement, canal satellite avec distorsion non linéaire).