Architecture Reconfigurable Dynamiquement Tolérante aux fautes – ARDyT

Les avancées de la technologie CMOS sont aujourd’hui freinées du fait de limites physiques et économiques. En particulier, une réduction importante des rendements et de la fiabilité des systèmes sur puce est observée du fait de la présence (variabilité) ou de l’apparition (« aging ») de défauts physiques dans le circuit. Ce changement induit un bouleversement des pratiques de conception nécessitant la conception de circuits tolérants aux fautes. La réponse à ce défi a des répercussions sur les modèles des dispositifs, l’architecture, la sûreté de fonctionnement et sur les outils de CAO.
En termes de marché, les circuits reconfigurables de type FPGA connaissent un succès de plus en plus important du fait de leur flexibilité, de leur performance et de leur capacité d’intégration. Ces circuits pénètrent de nouveaux domaines d’applications comme l’aérospatial ou le contrôle confiné grâce à leur propriété de mise à jour à distance. Cependant ces domaines correspondent à des environnements fortement bruité (rayonnements cosmiques, ionisants, électromagnétiques) et possèdent des contraintes de tolérances aux fautes importantes. Les circuits FPGA actuels ne sont pas adaptés à ces environnements, sauf pour certains circuits spécifiques qui ont été durcis mais qui, de ce fait, sont moins intéressants du point de vue économique.

L'objet du projet ARDyT est de proposer un environnement complet pour la conception d'une plate-forme reconfigurable tolérante aux fautes et auto-adaptable. On entend par plate-forme l'ensemble architecture, environnement de programmation ainsi que les méthodologies de gestion pour le diagnostic, la testabilité et au delà la fiabilité. Les techniques envisagées dispensent de l'utilisation de composants durcis pour des applications terrestres et aéronautique, et le système ainsi conçu sera faible coût et offrira une alternative européenne aux contraintes d’importation ITAR.
Nous développerons donc une architecture enfouie reconfigurable dynamiquement spécifique supportant des mécanismes évolués de gestion pour la fiabilité. Si certains aspects de recouvrement de fautes sont relativement bien étudiés à l'heure actuelle, les aspects détection et diagnostic restent à développer. L'utilisation de la reconfiguration combinée à des techniques de détection évoluées permettront alors d'envisager une architecture tolérante aux fautes autonome (self-healing i.e. corrigeant elle même son fonctionnement en présence d'erreurs). Le projet s’organise selon trois grands axes. Le premier axe consiste en l'étude et la réalisation matérielle d'une architecture reconfigurable intégrant des ressources permettant une amélioration de la testabilité et du diagnostic physique du circuit. La conception d'une architecture nécessite le développement d'un atelier logiciel permettant l'exploitation de cette dernière. Le deuxième axe du projet concerne alors la définition et le développement d'un ensemble d'outils de conception (synthèse, placement, routage) pour l'architecture. Cet atelier permettra en outre de synthétiser des applications avec l'insertion de mécanisme de diagnostic haut-niveau permettant une meilleure fiabilité de l'ensemble. Cette approche permettra par exemple de réaliser un auto-test de l'architecture, de synthétiser le contrôle de l'architecture adapté à une application afin d'optimiser le diagnostique, ou enfin d'insérer des points d'arrêt dans l'application afin de réaliser un monitoring de la plate-forme. Enfin, l'architecture et les outils intégreront des mécanismes avancés de fiabilité. Le dernier axe du projet concerne alors la conception de méthodologies de test et de tolérance adaptées à la dynamicité de l'architecture, et utilisant les propriétés intrinsèques de ce type de support. Cette étude impactera d’une part les ressources de l'architecture afin de simplifier l'implémentation de la tolérance aux fautes, et d’autre part les outils afin de réaliser une synthèse en vue de la fiabilité.