Conception d'un FPGA Tolérant aux Défauts – Robust FPGA

L’essor considérable de la technologie CMOS a permis l’ accroissement de la densité d’intégration selon la loi de Moore. Cependant, la poursuite de cette évolution est en voie de ralentissement dû aux contraintes physiques et économiques. En particulier, une réduction importante des rendements de fabrication des systèmes sur puce (SoC) est observée. Elle s’accompagne de coûts de fabrication très importants.
Ce changement induit un bouleversement des pratiques de conception. Les concepteurs ne doivent plus raisonner en termes de circuits seulement bons ou mauvais après test de production. Le défi devient alors de pouvoir utiliser un maximum de circuits tout en tolérant des défauts physiques présents en leur sein. La réponse à ce défi aura des répercussions sur les modèles des dispositifs, l’architecture, la sûreté de fonctionnement, la sécurité et les outils de CAO.
Les circuits reconfigurables de type FPGA connaissent un succès croissant car leur performance et leur capacité d’intégrer des applications très complexes ont directement bénéficié de l’évolution technologique. Ces circuits accroissent en permanence leur part de marché relativement aux ASIC.
Les partenaires de ce projet sont le LIP6, Télécom ParisTech, le TIMA et FlexRAS. Ils unissent leurs compétences pour étudier une nouvelle architecture FPGA à base de SRAM tolérante aux défauts physiques.
Pour pouvoir exploiter cette architecture, des outils de configuration seront développés, permettant contourner les blocs contenant des défauts physiques et de projeter les applications sur les blocs sains.
Le projet comportera 4 volets principaux:
• Amélioration de la tolérance aux défauts du FPGA par l’amélioration de la robustesse de ses blocs de base.
• Développement de méthodes de test et diagnostic permettant de générer une cartographie des ressources défectueuses
• Développement d’un outil de synthèse en vue de la tolérance aux défauts de FPGA
• Développement d’outils de configuration du FPGA tolérant les défauts.
Les retombées scientifiques et techniques de ce projet sont le développement d’une architecture innovante de FPGA tolérante aux défauts avec l’introduction de la notion de synthèse en vue de la robustesse. Du point de vue académique, les retombées seront nombreuses et concernent aussi bien les aspects matériels que logiciels:
• Expertise au niveau de l’architecture des FPGA (Mesh, Tree et/ou mixte) ;
• Expertise au niveau des modèles de robustesse et des solutions pour les améliorer ;
• Expertise au niveau de la synthèse en vue de la robustesse de façon paramétrable ;
• Expertise au niveau des techniques de test et diagnostic des FPGA pour plusieurs topologies
• Accroissement de la connaissance et du savoir faire des algorithmes de partitionnement, placement et routage ;
• Elaboration d’IP génériques d’architectures FPGA robustes.
Ces retombées feront l’objet de publications au niveau international. Certains outils pourront être mis à disposition en diffusion libre en open source pour la communauté scientifique.
L'étude d'une architecture FPGA tolérante aux défauts aura aussi des retombées économiques et industrielles importantes.
Les industriels pourront exploiter les résultats de cette étude aussi bien pour les FPGA autonomes que pour ceux embarqués dans les SoC. En effet, les SoC intégreront de plus en plus des blocs flexibles et reconfigurables en fonction des applications à exécuter.
Les retombées industrielles et économiques escomptées pourraient être :
• Développement d’architectures FPGA tolérantes aux défauts ;
• Développement d’IP reconfigurables embarquées dans les SoC;
• Accroissement de la robustesse des produits à base de FPGA ;
• Augmentation du rendement et de la rentabilité du fait d’un moindre rejet de circuits ;
• Développement d’un flot de configuration de FPGA tolérant aux défauts.
La valorisation du projet devrait se faire aussi via FlexRAS, après établissement d’accords juridiques liant le consortium.