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Intégration monolithique de SPAD dans une technologie CMOS FDSOI – SPAD-FDSOI

Intégration monolithique de pixel SPAD dans une technologie CMOS FDSOI 28nm

Ce projet répond aux besoins en performances des photodétecteurs (temps de réponse, sensibilité etc.) pour les applications telles que la vision 3D par exemple la reconnaissance faciale ou l’aide à la navigation, l’imagerie médicale etc. mais aussi pour de potentielles nouvelles applications en cryptographie ou photonique/optique quantique.

Vers un pixel intégré SPAD 3D monolithique

L’objectif principal du projet ANR SPAD-FDSOI est d’étudier la faisabilité d’intégration de photodiodes fonctionnant en mode Geiger, c’est-à-dire à une polarisation inverse au-delà de la tension de claquage (appelée SPAD Single Photon Avalanche Diode) dans une technologie microélectronique commerciale très avancée CMOS 28 nm FDSOI (Fully Depleted Silicon-on-Insulator) disponible chez le fondeur STMicroelectronics. Cette architecture SPAD-FDSOI a pour avantage de réaliser un pixel intrinsèquement 3D au niveau puce (sans recours à du collage au niveau wafer), avec un facteur de remplissage optimal et la possibilité d’associer une électronique ultra-performante pour la détection des événements, l’adressage au niveau matriciel, le traitement des données etc.

Les travaux portent sur l’architecture de la photodiode elle-même et sur la circuiterie électronique associée. La phase de conception utilise des outils de simulation TCAD, des outils complémentaires développés en interne, des plateformes de conception de circuit intégré avec le PDK fourni par le fondeur (du schéma au layout). La fabrication est gérée par le CMP dans le cadre de circuits multi projets (MPW). En complément, l’intégration des prototypes demandent des développements spécifiques tels que l’amincissement, le report de puces individuelles etc. La caractérisation électro-optique comprend la réponse électrique dans l’obscurité (tension de claquage, dark count rate), la réponse sous illumination (réponse spectrale et efficacité de détection, temps de réponse).

Travaux et résultats obtenus :
- Mesures réalisées sur un précédent test-chip : diminution du bruit (DCR – Dark Count Rate) avec une géométrie adaptée de tranchée STI (Shallow Trench Isolation) en bord de zone active, confrontation avec les simulations et amélioration des méthodes de simulation prédictives, démonstration de la détection indirecte de l’avalanche.
- Etude d’architectures électroniques originales pour la détection et l’étouffement de l’avalanche en utilisant tout le potentiel offert par la technologie CMOS28FDSOI.
- Design et envoi en fabrication de 2 circuits intégrés à l’automne 2019 : un circuit dédié à l’étude de l’architecture de la diode SPAD elle-même et un circuit dédié à l’électronique associée.
- Amincissement extrême de puces unitaires SPAD pour fonctionnement en mode Back-Side Illumination : mise au point du procédé de collage temporaire des puces unitaires sur poignée et anneau permettant de reconstituer une surface pleine, réalisation des premiers amincissements extrêmes (entre 10 et 20 µm), mise au point de la méthode de report des puces amincies sur un substrat permettant le test.

Faits et résultats marquants (juin 2020 à mi-parcours)
- Diminution du bruit avec une géométrie adaptée de tranchée STI.
- Démonstration de la détection indirecte de l’avalanche.
- Etude d’architectures électroniques originales pour la détection et l’étouffement de l’avalanche. Les architectures de pixel proposées et intégrées dans le premier circuit sont à l’état de l’art du point de vu de la vitesse d’extinction (pixel capable de détecter l’avalanche en moins de 30ps et de complétement éteindre l’avalanche en moins de 300ps). L’intégration du monitoring analogique large bande de la SPAD devrait permettre d’avoir une information inédite sur son comportement et repenser les modèles de simulation des SPAD.
- Démonstration de faisabilité d’amincir des puces unitaires sous les 20 µm sans endommagement rédhibitoire avec la méthode originale proposée.

Prévisions et perspectives de travaux :
- Mesures électriques et électro-optiques des deux test-chips SPAD FDSOI et analyses des résultats.
- Les circuits / test-chips devraient être livrés avant la fin de l’année civile 2020. Les cartes de test permettant de monter et de caractériser les circuits intégrés sont en fabrication et devraient être disponibles au courant du mois d’octobre 2020. Les premières caractérisations devraient donc pouvoir être réaliser avant la fin 2020 et finaliser début 2021. Entre temps, un deuxième circuit est en cours de conception avec 2 nouvelles architectures de pixel qui permettent de placer l’électronique de pilotage au-dessus de la SPAD afin de tirer parti de l’approche intrinsèque 3D.
- Etude de nanostructuration pour améliorer l’efficacité de détection (PDP) : développement de méthodologie de simulation et d’estimation de PDP (couplage optique et électrique).
- Report des premières puces SPAD fonctionnelles sur un substrat en verre et premiers tests électro-optique en mode BSI.

Body-biasing considerations with SPAD FDSOI: advantages and drawbacks
T. Chaves de Albuquerque, D. Issartel, R. Clerc, P. Pittet, R. Cellier, W. Uhring, A. Cathelin, F. Calmon
ESSDERC 2019, 23-26 sept. 2019, Cracovie, Pologne (http://dx.doi.org/10.1109/ESSDERC.2019.8901825)

An Ultrafast Active Quenching Circuit for SPAD in CMOS 28nm FDSOI Technology
Mohammadreza DOLATPOOR LAKEH, Jean-Baptiste KAMMERER, Wilfried UHRING, Jean-Baptiste SCHELL, Francis CALMON
SENSORS 2020, October 25-28, 2020 (virtual conference)

Indirect Avalanche Event Detection of Single Photon Avalanche Diode Implemented in CMOS FDSOI Technology
T. Chaves de Albuquerque, D. Issartel, R. Clerc, P. Pittet, R. Cellier, D. Golanski, S. Jouan, A. Cathelin, F. Calmon
Elsevier Solid-State Electronics Volume 163, January 2020, p. 107636 (https://doi.org/10.1016/j.sse.2019.107636)

Lowering the Dark Count Rate of SPAD Implemented in CMOS FDSOI Technology
T. Chaves de Albuquerque, D. Issartel, R. Clerc, P. Pittet, R. Cellier, F. Calmon
ULIS-EUROSOI 2019, 1-3 April 2019, Grenoble, France (https://doi.org/10.1109/EUROSOI-ULIS45800.2019.9041916)

SPAD FDSOI cell optimization for lower dark count rate achievement
D. Issartel, T. Chaves de Albuquerque, R. Clerc, P. Pittet, R. Cellier, D. Golanski, A. Cathelin, F. Calmon
ULIS-EUROSOI 2020, Sept. 2020 (virtual conference)

Les photodiodes à avalanche en mode Geiger – polarisées au-dessus de la tension de claquage - (Single Photon Avalanche Diode – SPAD) sont utilisées pour la détection de très faible flux lumineux dans le visible ou le proche infra-rouge. Ce succès vient de leur capacité de détection du photon unique avec un temps de réponse inférieur à la nanoseconde, utile pour de nombreuses applications telles que la mesure du temps de vol (télémétrie, vision 3D), la mesure de luminescence et plus récemment la génération de nombres aléatoires.
L’intégration de SPADs dans les technologies standards CMOS a permis leur rapide essor dans le marché grand public (ex. capteur de proximité, autofocus). Cependant pour des applications plus exigeantes telles que les systèmes de navigation (LIDAR), les efforts de développement se concentrent sur l’amélioration de l’efficacité de détection dans le proche infra-rouge, l’augmentation du facteur de remplissage, associées à de grosse capacité de calcul numérique.
Le projet SPAD-FDSOI a pour objectif de développer des SPADs à hautes performances dans un nœud technologique CMOS très avancé. L’idée maitresse est d’utiliser les spécificités de la technologie CMOS 28 nm FDSOI (Fully Depleted Silicon On Insulator) pour intégrer, de manière intrinsèquement 3D, la SPAD sous l’oxyde isolant le film de silicium avec une illumination par la face arrière. Il sera alors possible d’obtenir des facteurs de remplissage bien supérieurs à l’existant (>50%) et des performances à l’état de l’art (bruit dans l’obscurité, efficacité de détection, jitter), avec toute la puissance de calcul offerte par cette technologie ultra-faible consommation. Ce concept original a été proposé par le porteur de projet, une étude préliminaire par simulations a été publiée en 2017 et les premiers résultats expérimentaux très encourageants ont été soumis pour publication à la prochaine édition de la conférence ESSDERC.
Ce projet est proposé par un consortium équilibré et complémentaire constitué de l’INL (coordinateur et instigateur du concept), ICube (spécialiste en conception de circuits intégrés d’acquisition rapide d’images) et le CEA-Leti (qui développera la technologie permettant d’amincir les puces). Outre le work-package (WP0) dédié à la gestion de projet, les travaux s’articuleront en trois work-packages. Le WP1 (piloté par l’INL) se concentrera sur l’architecture de la SPAD pour fournir, au final, les layouts de diverses variantes de SPADs. De plus, le concept nanophotonique de piégeage de la lumière, adapté à l’éclairage par la face arrière, sera investigué. Le WP2 (ICube) sera dédié à la conception des circuits intégrés (matrice de SPADS et électronique associée pour l’étouffement, l’adressage, la lecture) ainsi qu’à la caractérisation des différents véhicules de test (statique, dynamique, obscurité et sous illumination). Le dernier work-package (CEA-Leti) développera les étapes technologiques sur les puces réalisées en multi-projet à savoir : l’amincissement et la nano structuration pour optimiser l’efficacité de détection en éclairage par l’arrière. STMicroelectronics sera un partenaire associé privilégié car d’une part cette société développe cette technologie CMOS 28nm FDSOI, et d’autre part, elle est un des leaders sur l’intégration de SPADs en CMOS dans des applications grand public.
Les résultats attendus de ce projet visant à intégrer en 3D intrinsèque des SPAD dans une technologie CMOS FDSOI devraient être rapidement transférables vers l’industrie de la microélectronique, notamment STMicroelectronics, pour des applications requérant une forte capacité de calcul par exemple pour la navigation des véhicules autonomes, drones etc.

Coordination du projet

Francis Calmon (Institut des Nanotechnologies de Lyon)

L'auteur de ce résumé est le coordinateur du projet, qui est responsable du contenu de ce résumé. L'ANR décline par conséquent toute responsabilité quant à son contenu.

Partenaire

CEA - LETI Commissariat à l'énergie atomique et aux énergies alternatives
INL-CNRS Institut des Nanotechnologies de Lyon
ICube Laboratoire des sciences de l'Ingénieur, de l'Informatique et de l'Imagerie

Aide de l'ANR 525 347 euros
Début et durée du projet scientifique : - 42 Mois

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