Portes logiques élémentaires empillées – LEGO

The Vertical GAA NW FET, a disruptive technology, allows to move from 2D to a truly 3D layout configuration, with the gate length of the transistor defined vertically. Vertical integration is a particularly attractive approach because of its intrinsic 3D nature, which is more favorable to scale the contacted gate pitch i.e. scaling of the gate length and contact area.
The LEGO project is intended to fill the gap between device research and innovative logic circuit implementation

Three European Follow up Project proposals : I_LEGO, LEGO4TALK and FVLLMONTI

2019 03 29 : Drafting of the proposal I_LEGO (Intelligent Si based on Logic Elements using Gate Overstacking) in response to the call for projects H2020-ICT-06-2019, proposal number: 871629. This proposal is based on the original idea of the ANR LEGO research program and was also supported by an MRSEI grant.
2019 10 03 : Decision : Rejection

2020 06 03 : Drafting of the proposal LEGO4TALK (Logic Elements using Gate Overstacking for Translation And Language acKnowledgement) in response to the call for project H2020-FETOPEN-2018-2019-2020-01, Proposal number: 964413. This proposal is based on the original idea of the ANR LEGO research program.
2020 10 27 : Decision : Rejection

2020 06 17 : Drafting of the proposal FVLLMONTI (Ferroelectric Vertical Low energy Low latency low volume Modules fOr Neural network Transformers In 3D) in response to the call for project H2020-FETPROACT-2018-2020 (FET Proactive – Boosting emerging technologies). This proposal is based on the original idea of the ANR LEGO research program.
2020 09 24 : Decision : Accepted
2021 01 01 : FVLLMONTI starting date

Two invited papers in internationals conferences:

? C. Maneux, I. O’Connor, S. Le Beux, G. Larrieu, “New logic paradigms based on vertical NanoWire FET: The coming LEGO technology”, École d'hiver Francophone sur les Technologies de Conception des Systèmes Embarqués Hétérogènes, FETCH 2019, 27 janv. 2019, Louvain la neuve, Belgique.
? I. O'Connor, A. Poittevin, A. Bosio, S. Le Beux, C. Marchand, G. Larrieu, C. Maneux, «Vertical nanowire FETs and their impact on 3D computing architectures«, Invited paper, 28th IFIP/IEEE International Conference on Very Large Scale Integration ,VLSI-SoC 2020, 5-9 October 2020, Salt Lake City, UT, USA.

• develop a lightweight design kit including compact models to support the circuit design flow
• prove enhanced logic functionality and logic circuit operation in terms of propagation delay, dynamic and static power consumption, resilience to temperature and supply voltage variation
• assess the technology roadmap improvements and the associated logic performance metrics.

1. [INVITED] C. Maneux, I. O’Connor, S. Le Beux, G. Larrieu, “New logic paradigms based on vertical NanoWire FET: The coming LEGO technology”, École d'hiver Francophone sur les Technologies de Conception des Systèmes Embarqués Hétérogènes, FETCH, 27 janv. 2019, Louvain la neuve, Belgique.
2. C. Mukherjee, G. Larrieu, C. Maneux, «Compact Modeling of 3D Vertical Junctionless Gate-all-around Silicon Nanowire Transistors«, EuroSOI-ULIS 2020, Caen (France).
3. [INVITED] I. O'Connor, A. Poittevin, A. Bosio, S. Le Beux, C. Marchand, G. Larrieu, C. Maneux, «Vertical nanowire FETs and their impact on 3D computing architectures« (invited), in Special Session on Implementation Needs for Tomorrow’s Computing, IFIP/IEEE International Conference on Very Large Scale Integration (VLSI-SOC), Salt Lake City (UT), USA [virtual], 5-9 October 2020
4. A. Poittevin, C. Mukherjee, I. O’Connor, C. Maneux, G.
Larrieu, A. Kumar, F. Marc, A. Lecestre, M. Deng, S. Le Beux, «3D logic cells design and results based on Vertical NWFET technology including tied compact model,« IFIP/IEEE International Conference on Very Large Scale Integration (VLSI-SOC), Salt Lake City (UT), USA [virtual], 5-9 October 2020

Sans présager de sa mise en œuvre matériel, la mutation numérique à venir laisse présager des besoins sans précèdent pour collecter massivement des données et les traiter rapidement. C’est particulièrement le cas des systèmes distribués de l’internet des objets tels que "Edge Computing" et "Fog Computing" qui requièrent des performances technologiques importantes. Or, la fin de la feuille de route technologique actuelle est annoncée pour les prochains nœuds technologiques.
Dans ce contexte, l’attrait du transistor vertical réside dans son intégration technologique naturellement 3D qui facilite la prise de contact de la grille. D’autant qu’en considérant l’empilement des transistors de type n et de type p, de nouvelles fonctionnalités peuvent être mises en œuvre. En conséquence, de nouvelles architectures de circuit sont envisagées. De nombreuses démarches conceptuelles existent pour les circuits logiques non-conventionnels. Elles mettent en œuvre des technologies émergentes qui ont font l’objet de développement et de caractérisation en laboratoire de recherche. Cependant, jusqu’à présent, le fossé qui sépare la recherche sur les dispositifs et l'optimisation technologique n’a pas permis de réaliser un démonstrateur de type circuit logique vertical. Le projet LEGO propose de combler cet écart en :
- Démontrant la preuve de concept de transistors à nanofils verticaux (VNWFET) empilés pour les circuits logiques non-conventionnels
- Développant leurs modèles compacts compatibles avec les outils logiciels de simulation de circuit.
- Prouvant le gain de fonctionnalité des circuits logiques en termes de temps de propagation, de consommation dynamique et statique, de robustesse électrothermique et vis-à-vis des tensions d’alimentation.
- Évaluant les améliorations de la feuille de route technologique et les métriques des circuits logiques associées.
Les partenaires du projet LEGO, très qualifiés et motivés, sont particulièrement pertinents pour adresser cette co-optimisation technologie / conception innovante : trois laboratoires universitaires (LAAS, IMS, INL) apportant leurs expertises reconnues au niveau international dans les domaines de la fabrication de nanofils, de la caractérisation électrique, de la modélisation compacte et de la conception de circuit innovants. La compétence technologique unique du LAAS avec 5 brevets sur la technologie des transistors VNWFET offre une opportunité unique pour réussir ce projet à fort impact potentiel. Les travaux antérieurs, les développements initiaux et les collaborations passées démontrent qu'il n'y a pas d’entraves à la réussite du projet LEGO pour peu que les réalisations technologiques soient disponibles. Ce risque éventuel est atténué par l'utilisation de la technologie existante, qui permet d'explorer de nouveaux circuits sans chercher d’optimisations technologiques.
Deux types de logique basés sur les NWFETS verticaux du LAAS sont envisagés:
- La logique à transistor de passage (PTL) s'appuyant sur des NWFETs uniformes et hybrides n/p
- Les graphes majorité-inverseur (MIG) basés sur l'approche PTL avec des NWFETs à de multiples électrodes
En termes d’encombrement, des gains potentiels importants sont possibles du fait de l'extrême finesse du dispositif élémentaire et de leur simplicité de mise œuvre dans les PTL et MIG. Par exemple, un additionneur 1-bit nécessite 4 VNWFET hybrides n/p en logique PTL alors que 31 nanofils sont nécessaires en logique combinatoire conventionnelle. Un tel gain d’un ordre de grandeur est également attendu en termes de consommation et de temps de propagation.
Les objectifs spécifiques du projet LEGO sont :
- Une technologie pionnière de nanofils n- et p- verticaux empilés.
- Des blocs logiques élémentaires 3D basés sur la technologie de nanofils verticaux empilés.
- Une Unité Arithmétique et Logique utilisant les blocs logiques 3D de nanofils verticaux empilés.