DS07 - Société de l'information et de la communication

L'énergie d'abord dans la conception de codes et décodeurs LDPC – EF-FECtive

L'énergie d'abord dans la conception de codes et décodeurs LDPC

EF-FECtive vise à développer des codes LDPC et des circuits de décodage qui pourront ensemble réduire de 10x la consommation d'énergie du décodeur, tout en conservant des performances de communication équivalentes. Ceci sera réalisé grâces à des contributions en théorie des communications et méthodes de conception de systèmes VLSI, avec l'objectif de démontrer un décodeur ASIC qui peut tolérer les fautes circuits tout en réalisant des gains d'énergie en opérant dans le régime près du seuil.

Enjeux et objectifs

Le projet EF-FECtive vise à développer des codes correcteurs d’erreurs de type LDPC et des circuits de décodage qui pourront ensemble réduire de manière significative la consommation d'énergie du décodeur, tout en conservant des performances de communication équivalentes. L’idée principale est de réduire la tension d'alimentation du circuit près du seuil, ce qui permet d'atteindre une excellente efficacité énergétique, mais demande de tolérer certaines fautes dans les opérations de calculs afin de conserver une bonne vitesse de traitement. Pour atteindre cet objectif, le projet souhaite réaliser des contributions à la fois en théorie des communications et en méthodes de conception de systèmes VLSI.

Le projet est structuré autour des WPs suivants :
- Le WP1 est en charge du développement l’architecture matérielle d’un décodeur LDPC. Il vise à la fois l’implémentation sur FPGA et la conception d’un circuit CMOS qui opérera près du seuil.
- Le WP2 s’intéresse à la construction de modèles statistiques reliant la consommation d’énergie des décodeurs LDPC aux fautes introduites dans le circuit.
- Le WP3 doit proposer des méthodes d’optimisation conjointe des constructions de codes LDPC, des paramètres de l'implantation circuit, et de la quantité de fautes autorisées dans le circuit, de façon à grandement réduire l'énergie de décodage.

Tout d’abord, dans le cadre de WP1, nous avons proposé une nouvelle architecture matérielle de décodage LDPC. L’architecture proposée autorise une grande flexibilité dans l’ordonnancement des opérations de calcul.

Ensuite, à l’interface entre WP1 et WP3, nous avons proposé une nouvelle construction de codes LDPC, adaptée à l’architecture développée dans WP1. Il s’agit d’une construction de codes Quasy-cyclique à partir de protographes. En plus des critères classiques de performance, nous avons pris en compte les contraintes matérielles directement lors de la construction du code. Notre solution permet de réduire la complexité des accès en mémoire, et d’augmenter la cadence de décodage.

Dans WP3, nous avons ensuite développé une méthode d’optimisation des protographes. Cette méthode permet d’obtenir des codes qui assurent une bonne performance de décodage, tout en minimisant la consommation d’énergie du circuit .

Dans WP2, pour l’architecture développée dans WP1, nous avons développé une chaîne de mesure de la consommation d’énergie des différentes composantes du circuit (unités de contrôle, mémoires, processeurs, etc.). Cette chaîne de consommation d’énergie a été réalisée à l’aide d’outils de simulation de type CAD. Nous avons réalisé une étude statistique de cette consommation d’énergie. Au cours de cette étude, nous avons notamment observé que la consommation d’énergie du décodeur était répartie quasi équitablement entre les accès mémoires et les unités de calcul.

Enfin, dans WP3, nous avons abordé la question des fautes. Nous avons développé une nouvelle méthode d’évolution de densité qui permet d’évaluer la performance asymptotiques d’un ensemble de codes LDPC de même distribution de degrés ou de même protographe. Nous proposons une nouvelle méthode qui permet de traiter des modèles asymétriques. Cela permettra de considérer des modèles d’erreur plus réalistes.

Dans WP1, maintenant que l’architecture du décodeur est complètement définie, et implémentée sur FPGA, il reste à terminer la conception du circuit ASIC, et à lancer la fabrication.
Dans WP2, nous avons maintenant une chaîne complète de mesure de l’énergie. L’étape suivante est de développer des modèles statistiques d’énergie vs fautes, qui seront à la fois réalistes et utilisables dans les outils théoriques développés dans WP3.
Dans WP3, nous travaillons actuellement à l’extension de notre méthode d’optimisation de l’énergie, pour pouvoir prendre en compte les fautes introduites dans le circuit. Pour développer cette méthode, nous utilisons pour le moment des modèles théoriques de l’énergie vs fautes. A terme, nous prévoyons de prendre en compte les modèles d’énergie développés dans WP2.

Mohamed Yaoumi, François Leduc-Primeau, Elsa Dupraz, Frederic Guilloud, Optimization of Protograph LDPC Codes based on High-Level Energy Models, accepted at 16th International Symposium on Wireless Communication Systems (ISWCS), Oulu, Finland, August 2019
Elsa Dupraz, Lav R. Varshney, Binary Recursive Estimation on Noisy Hardware, accepted at International Symposium on Information Theory (ISIT), Paris, France, July 2019
Elsa Dupraz, François Leduc-Primeau, François Gagnon, High-Throughput LDPC Decoding Achieved by Code and Architecture Co-Design, 10th International Symposium on Turbo Codes and Iterative Information Processing (ISTC), Hong Kong, December 2018
Mohamed Yaoumi, Elsa Dupraz, Franc¸ois Leduc-Primeau, Frederic Guilloud, Optimisation de la Consommation d’Energie pour des Codes LDPC Construits a` Partir de Protographes, accepté à Colloque GRETSI, September 2019

Les codes de correction d'erreur sont utilisés dans la très grande majorité des systèmes de communication puisqu'ils permettent une importante diminution de la puissance d'émission. Bien que nous connaissions plusieurs types de codes qui permettent de réduire la puissance d'émission jusqu'à approcher la limite de Shannon, la capacité des systèmes utilisés en pratique est souvent limitée par la trop grande consommation énergétique du décodeur. En effet, la consommation d'énergie est mentionnée comme un aspect crucial des systèmes dans le processus en cours de standardisation de la 5G, puisqu'il faut pouvoir gérer l'augmentation importante du nombre d'utilisateurs et du débit tout en maintenant un budget énergétique constant. Au delà de ce besoin pratique pour des récepteurs à faible énergie, de récents résultats théoriques ont démontré que l'énergie requise par le circuit de décodage diverge vers l'infini à mesure que l'on tente de s'approcher de la limite de Shannon. Ceci confirme que l'optimisation du compromis entre gain de codage et énergie de décodage est un aspect fondamental du codage de canal.

EF-FECtive vise à développer des codes LDPC et des circuits de décodage qui pourront ensemble réduire de 10x la consommation d'énergie du décodeur, tout en conservant des performances de communication équivalentes. Ceci sera réalisé grâces à des contributions autant à la théorie des communications qu'aux méthodes de conception de systèmes VLSI, avec à terme l'objectif de démontrer un décodeur ASIC qui peut tolérer les fautes circuits tout en réalisant des gains d'énergie en opérant dans le régime près du seuil.

D'abord, une approche permettant de modéliser la consommation d'énergie des décodeurs LDPC combinant une analyse de l'algorithme de décodage avec des simulations de modèles de circuits sera développée. Grâces à ces modèles d'énergie, des outils théoriques seront créés afin de concevoir des codes LDPC et des circuits de décodage qui minimisent l'énergie de décodage. Ensuite, l'implantation de décodeurs par des circuits CMOS opérés près du seuil sera étudiée. La réduction de la tension d'alimentation près du seuil permet d'atteindre une excellente efficacité énergétique, mais demande de tolérer certaines fautes dans les calculs afin de conserver une bonne vitesse de traitement. Grâce à la modélisation précise de l'effet de ces fautes sur le décodeur et de sa consommation d'énergie, des méthodes seront proposées permettant l'optimisation conjointe des constructions de codes LDPC, des paramètres de l'implantation circuit, et de la quantité de fautes autorisées dans le circuit, de façon à grandement réduire l'énergie de décodage. Finallement, un dernier objectif consiste à concevoir, fabriquer, et tester un prototype de décodeur ASIC, et à démontrer en pratique les gains d'énergie obtenus grâce aux contributions du projet.

Coordination du projet

Elsa Dupraz (Ecole Nationale Supérieure Mines Telecom Atlantique Bretagne Pays de la Loire)

L'auteur de ce résumé est le coordinateur du projet, qui est responsable du contenu de ce résumé. L'ANR décline par conséquent toute responsabilité quant à son contenu.

Partenaire

IMT Atlantique Ecole Nationale Supérieure Mines Telecom Atlantique Bretagne Pays de la Loire

Aide de l'ANR 212 328 euros
Début et durée du projet scientifique : décembre 2017 - 36 Mois

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