ARFU - Architectures du futur

– FREIA

Résumé de soumission

Les milliards de transistors disponibles sur un circuit intégré rendent possibles de très nombreuses appli-cations dans les domaines de la sécurité et du transport, avec des compromis variés entre vitessse d'exécution, coût et énergie. Les très grands circuits de logique reconfigurable (FPGA) comme les Virtex de Xilinx ou des embedded FPGA sous forme d'IP de M2000 et leurs nouveaux outils de conception per-mettent aux spécialistes d'utiliser des descriptions de plus en plus haut niveau de leurs architectures pour explorer l'ensemble des solutions possibles et pour y trouver des compromis intéressants entre le traite-ment de la latence mémoire, la consommation d'énergie et, ce qui n'est pas le moins important, la com-plexité de la programmation, qui doit encore être réduite par la mise à disposition d'environnements de développement logiciel de vraiment plus haut niveau. De tels compromis sont les clés du succès pour des projets visant à développer du matériel, comme le projet Ter@ops lancé par le pôle de compétitivité Sys-tem@tic sous la conduite de Thales/TRT, ou comme les start-ups autour des MP-SoC qui ne doivent pas faire oublier que la force de ces architectures est aussi limitée par celle de leur environnements logiciels.
Le projet FREIA, soumis par ARMINES/CMM, THALES/TRT, ARMINES/CRI et GET/ENSTB, a pour but de fusionner au niveau applicatif et d'améliorer deux architectures d'accélérateurs de traitement d'image, appelées SPoC et Ter@pix, en utilisant des interfaces communes de bas et haut niveau de manière à répondre aux besoins d'une classe d'applications plus large, à rendre ces applications portables vers de futurs accélérateurs et à réutiliser les outils de développements logiciels développés en fonction de ces interfaces. Quelques applications représentatives des besoins industriels comportant des milliers de lignes de code sera utilisé pour évaluer SPoC, Ter@pix et leur utilisation conjointe en utilisant la reconfiguration dynamique partielle. Ces architectures seront aussi comparées à celle du processeur Cell d'IBM en terme de vitesse, coût, énergie et programmabilité grâce au développement de bibliothèques logicielles implantant les mêmes interfaces.
L'architecture SPoC, qui est développée par le CMM, utilise une approche gros grain. Chaque instruction est appliquée à une image complète en mode pipeline (streaming) et les gains de performance sont obte-nus en chaînant les opérations de l'application. L'architecture actuelle va être améliorée en ajoutant de nouveaux objets, de nouvelles instructions, un pipeline plus profond et du parallélisme entre instructions. L'environnement de développement PIPS, fourni par le CRI détectera automatiquement le parallélisme gros grain des applications et chaînera les instructions élémentaires utilisées dans les applications d'évaluation pour démontrer que n'importe quel développeur peut en profiter sans connaître l'accélérateur.
L'architecture Ter@pix, qui est développée par Thales/TRT, est fondée sur une approche grain fin, en-capsulée par une interface de grain moyen. Une image complète ne peut être stockée sur l'accélérateur et le programmeur doit manipuler explicitement des sous-imagettes. Deux environnements de dévelop-pement, SPEAR-DE fourni par Thales/TRT et PIPS, seront utilisés pour améliorer l'utilisabilité de cet ac-célérateur en supportant les deux types d'optimisation nécessaires, le découpage des images en imagettes tenant dans la mémoire et la fusion de boucles pour réutiliser les imagettes résidentes.
L'architecture Ter@pix peut aussi être utilisée comme un processeur SIMD de grain fin, ce qui fournit davantage d'opportunités d'optimisation, mais au prix d'une bien plus grande complexité de l'environnement de programmation qui doit inclure un langage SIMD et/ou un compilateur complet optimi-sant l'utilisation des ressources des processeurs élémentaires. Cette approche sera suivie par l'ENSTB en réutilisant aussi l'environnement PIPS, point de cohésion du projet.
Enfin, l'architecture Cell sera utilisée pour implanter et émuler toutes ces approches, y compris les APIs SPoC et Ter@pix. Elle sera utilisée comme point de référence pour mesurer les améliorations en vitesse, coût et énergie apportées par des architectures spécialisées en traitement d'images.
Les résultats attendus du projet FREIA sont tout d'abord une nouvelle plateforme pour le traitement d'images, fondée sur des interfaces communes, utilisant deux architectures optimisées, implantée sur FPGA, et fournie avec quatre environnements de développement logiciel pour réduire les coûts de déve-loppement logiciel en cachant au programmeur l'architecture cible, sans pour autant sacrifier les perfor-mances recherchées. Les architectures SPoC et Ter@pix finales partageront la même interface entre l'hôte et l'accélérateur pour rendre les applications portables et la reconfiguration dynamique partielle possible quand certaines phases de l'application sont exécutées plus efficacement sur SPoC et d'autres sur Ter@pix. Une évaluation détaillée, fondée sur des applications industrielles, sera présentée pour les deux architectures et pour le Cell, ainsi que pour les différents environnements de programmation. L'architecture globale, la comparaison des architectures, les interfaces communes et les environnements de programmation seront utilisés pour guider, enrichir et supporter le projet Ter@ops. Le CMM utilisera les outils de développement ainsi que les IP développés dans de futurs projets industriels avec des appli-cations temps-réels. Le CMM étudie aussi la possibilité de vendre individuellement les IP. En travaillant avec des spécialistes du matériel, le CRI découvrira où se trouvent les verrous futurs en compilation et comment réutiliser au mieux pour les MPSoC les investissements passés en calcul haute performance. Le CRI espère aussi réutiliser les efforts de standardisation de ce projet pour des accélérateurs de calcul dans d'autres domaines. L'ENSTB réinvestira aussi les résultats obtenu dans des domaines applicatifs qui lui sont propres tels que les turbo-codes et les algorithmes de traitement du signal.

Coordination du projet

Michel BILODEAU (Université)

L'auteur de ce résumé est le coordinateur du projet, qui est responsable du contenu de ce résumé. L'ANR décline par conséquent toute responsabilité quant à son contenu.

Partenaire

Aide de l'ANR 884 308 euros
Début et durée du projet scientifique : - 36 Mois

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